어제 오후, 회사에서 차기 프로젝트의 방열 솔루션을 두고 두 시간 넘게 피 튀기는 회의를 했습니다. 화면에 띄워놓은 신규 칩셋의 열 분포도(Thermal Heatmap)를 보는데, 코어 정중앙이 불구덩이에 있는거처럼 보이더라구요 후..
유관 부서에서는 “이 정도 열 밀도(Thermal Density)면 기존 기판으로는 도저히 TDP(열 설계 전력)를 못 맞춘다, 클럭을 낮추든가 아예 폼팩터를 키워라”라고 난리고, 설계 쪽에서는 “성능 타협은 절대 안 된다”며 평행선을 달렸습니다. 회의 끝나고 캔틴에서 커피 하나 뽑아먹으면서 여러 생각이 들었습니다. 기사에서는 3나노니 2나노니 하면서 GAA(Gate-All-Around) 공정이 적용되면 전력 효율이 혁신적으로 좋아질 것처럼 떠들지만, 실무 현장에서 체감하는 ‘열’과의 전쟁은 오히려 미세화가 진행될수록 끔찍해지고 있거든요. 오늘은 도대체 왜 최첨단 공정으로 갈수록 칩을 식히는 게 불가능에 가까워지는지, 그 징글징글한 속사정을 털어놔 볼까 합니다.
누설 전류를 잡기 위한 처절한 사투, 그리고 핀펫의 한계
결론부터 말하자면 반도체의 역사는 ‘어떻게 하면 전기를 덜 새게 만들까’에 대한 처절한 몸부림입니다. 트랜지스터는 전류를 통제하는 스위치인데, 회로 선폭이 나노 단위로 쪼그라들면서 스위치를 꽉 잠가도 전자가 벽을 뚫고 줄줄 새는 현상(단채널 효과)이 심해졌습니다. 이 새어 나가는 전기(Static Power)가 전부 열로 바뀝니다. 스마트폰으로 아무것도 안 하는데 폰이 뜨거워지고 배터리가 녹는 이유가 바로 이거죠.
그래서 평면이던 채널을 위로 세워 3면을 감싸는 핀펫(FinFET)을 도입해 쏠쏠하게 재미를 봤습니다. 하지만 3나노 벽에 부딪히면서 3면을 막는 것만으로는 역부족이 되었습니다. 결국 공중에 채널을 띄우고 게이트가 4면을 완벽히 포위하는 GAA 구조를 도입하게 된 겁니다. 이론상으로는 누설 전류가 완벽히 차단되니 발열이 줄어야 정상입니다. 하지만 진짜 지옥은 여기서부터 시작됩니다.
창문 없는 고시원 3층 방, 그 안에 갇혀버린 열에너지
현재 GAA 기술의 핵심인 ‘나노시트(Nanosheet)’ 방식을 들여다보면 구조적 딜레마가 명확히 보입니다. 칩의 면적은 한정되어 있는데 성능은 올려야 하니, 얇고 넓은 종이 모양의 채널을 수직으로 3~4겹 층층이 쌓아 올립니다. 면적당 전류량을 극대화하기 위한 선택이죠. 자, 여기서 칩이 동작하기 시작하면 어떻게 될까요? 트랜지스터가 1초에 수십억 번 맹렬하게 켜졌다 꺼지며 엄청난 스위칭 열(Dynamic Power)을 뿜어냅니다.
문제는 중간에 끼어있는 채널들입니다. 위아래로 다른 나노시트와 절연막이 꽉꽉 들어차 있어서, 정중앙에서 발생한 열이 밖으로 빠져나갈 물리적인 통로가 없습니다. 창문 하나 없는 3층짜리 캡슐 호텔 중간 방에서 하루 종일 난로를 틀어놓은 셈입니다. 게다가 열은 실리콘 결정 격자의 진동, 즉 ‘포논(Phonon)’이라는 형태로 전달되는데, 나노 단위로 얇게 쪼개진 계면들이 이 포논을 반사시켜버립니다(계면 산란). 아무리 비싸고 좋은 외부 수냉 쿨러를 달아봤자, 칩 깊숙한 내부에서 열이 밖으로 전달되는 길 자체가 꽉 막혀버린 겁니다. 어제 회의에서 본 시뻘건 히트맵은 바로 이 갇혀버린 열의 처절한 결과물이었죠.
“누설 전류를 막겠다고 4면을 틀어막았더니, 칩 내부의 방열 경로까지 함께 막혀버렸다. 이것이 3나노 이하 파운드리가 직면한 가장 잔인한 모순이다.”
선폭 경쟁은 끝났다, 이제는 ‘열 빼기’ 기술이 패권을 가른다
이쯤 되면 파운드리 업계의 룰이 완전히 바뀌었다는 걸 직감하실 겁니다. 예전에는 웨이퍼에 얼마나 가느다란 선을 긋느냐가 기술력의 척도였다면, 이제는 ‘누가 이 좁아터진 공간에서 열을 효과적으로 빼내어 쓰로틀링(Throttling)을 막아내느냐’가 생존을 결정합니다. 아무리 PPA(성능/전력/면적) 지표가 잘 나와도, 발열 제어가 안 되면 실제 구동 시 성능이 반토막 나버리기 때문입니다.
그래서 지금 TSMC, 삼성, 인텔 같은 거인들이 미친 듯이 매달리고 있는 다음 스텝이 바로 후면 전력 공급망(BSPDN, Backside Power Delivery Network)입니다. 기존에는 웨이퍼 앞면에 데이터 신호 선과 굵은 전력 선을 스파게티처럼 복잡하게 얽어 놨습니다. 그런데 열을 가장 많이 발생시키는 이 전력 선들을 아예 웨이퍼 뒷면으로 싹 빼버리는 겁니다. 이렇게 되면 신호 간섭이 줄어드는 것은 물론이고, 열이 웨이퍼 앞뒤 양방향으로 분산되어 숨통이 트이게 됩니다. 인텔이 ‘파워비아(PowerVia)’라는 이름으로 이 기술을 가장 먼저 상용화하겠다고 공격적으로 나서는 것도, 열 문제를 해결하지 못하면 차세대 AI 칩 시장에서 살아남을 수 없다는 절박함 때문입니다.
현업에서 뛰다 보니 매일 피부로 느낍니다. 반도체는 이제 미세화라는 단일 트랙을 달리지 않습니다. 칩 내부에서는 BSPDN으로 열을 분산시키고, 외부에서는 2.5D/3D 어드밴스드 패키징으로 열을 효율적으로 뽑아내는 ‘종합 방열 예술’의 시대로 접어들었습니다. 앞으로 관련 기업들의 기술 동향을 살펴보실 때, 단순히 ‘몇 나노 양산’이라는 뉴스 헤드라인에만 집중하지 마시고, 그 이면에 숨겨진 패키징과 열 관리 솔루션에 어떤 혁신이 있는지를 꼼꼼히 체크해 보시길 권해드립니다. 그곳에 진짜 시장의 판도를 바꿀 핵심이 숨어있으니까요.
※ 본 글은 현업에서의 경험과 공개된 기술 데이터를 바탕으로 한 개인적 견해이며, 특정 종목에 대한 투자 권유나 재무적 조언이 아닙니다.