오전 주간 회의에서 엑셀 시트에 찍힌 ‘Net Die(웨이퍼 한 장당 생산 가능한 칩 수)’ 숫자를 보고 잠시 뇌정지가 왔습니다. 신규 설계를 적용하면서 칩 면적을 불과 5% 정도 늘렸는데, 실제로 우리가 손에 쥐는 양품 칩의 개수는 거의 12%나 증발해 버렸거든요. 임원의 미간이 찌푸려지는 걸 보면서 뭐가 좀 맘에 안드나보다 싶었는데요.
설계를 담당하는 동료들은 “기능을 넣으려면 어쩔 수 없다”라고 늘 이야기하지만, 제조 원가를 책임지는 입장에서는 1mm의 차이가 수천억 원의 이익을 좌우하는 생존 게임처럼 느껴집니다. 반도체를 전혀 모르는 친구들은 “그냥 판을 더 키우면 되는 거 아니냐”라고 쉽게 말하지만, 그게 말처럼 쉬웠으면 삼성이나 TSMC가 지금처럼 머리를 싸매고 있지도 않았겠죠. 오늘은 이 둥근 웨이퍼 위에서 벌어지는 사각형 칩들의 치열한 땅따먹기, 즉 반도체 경제학에 대해 이야기를 좀 해보려고 합니다.
둥근 웨이퍼와 사각형 칩, 태생적 부조화가 만들어낸 ‘에지 로스(Edge Loss)’
반도체 제조의 출발점인 웨이퍼는 둥급니다. 실리콘 잉곳(Ingot)을 국수 가락 뽑듯 길게 늘어뜨려 자르다 보니 원통형이 될 수밖에 없죠. 그런데 우리가 쓰는 반도체 칩은 모두 직사각형이나 정사각형입니다. 여기서 첫 번째 비극이 시작됩니다. 원형의 공간에 사각형을 배치하다 보면 가장자리 부분에는 온전한 사각형을 그릴 수 없는 ‘버려지는 공간’이 반드시 생깁니다. 이를 업계에서는 에지 로스(Edge Loss)라고 부릅니다.
과거 8인치(200mm) 웨이퍼가 주력이던 시절에서 12인치(300mm)로 넘어온 가장 큰 이유도 바로 이 효율성 때문입니다. 웨이퍼 지름은 1.5배 커졌지만, 면적은 2.25배 넓어집니다. 재미있는 점은 면적이 넓어질수록 가장자리의 곡률이 완만해지면서 버려지는 공간의 비율이 상대적으로 줄어든다는 겁니다. 12인치 웨이퍼 한 장에서 나오는 칩의 개수는 8인치 대비 단순 계산보다 훨씬 많은 2.5배에서 3배에 달하곤 하죠. 장비 가격이나 소재 비용이 비싸지더라도 압도적인 물량으로 단가를 후려칠 수 있는 ‘규모의 경제’가 여기서 완성됩니다. 요즘 다시 8인치 파운드리가 주목받기도 하지만, 그건 주로 공정이 성숙한 차량용 반도체나 전력 반도체(PMIC) 이야기지, 첨단 로직 칩에서는 이미 12인치가 아니면 수지타산이 맞지 않는 구조가 고착화되었습니다.
칩 크기가 커질수록 수율은 기하급수적으로 무너진다
엔지니어들이 가장 무서워하는 건 단순한 면적 손실이 아닙니다. 진짜 공포는 ‘결함(Defect)’과의 싸움입니다. 웨이퍼 한 장 위에 아주 미세한 먼지나 결함이 10개 떨어졌다고 가정해 봅시다. 만약 칩의 크기가 아주 작아서 한 장에 1,000개의 칩이 나온다면, 결함 10개가 10개의 칩을 망쳐도 수율은 99%에 육박합니다. 하지만 칩의 크기를 키워서 한 장에 100개밖에 안 나온다면? 결함 10개는 수율을 단숨에 90%로 떨어뜨립니다.
문제는 최근 AI 반도체 열풍으로 인해 칩의 크기가 점점 커지고 있다는 사실입니다. 엔비디아의 H100이나 최근 발표된 블랙웰(Blackwell) 같은 괴물 같은 칩들은 소위 ‘레티클 한계(Reticle Limit)’라고 불리는 노광 장비의 최대 투사 면적까지 꽉 채우려고 합니다. 칩의 면적이 넓어질수록 단 하나의 먼지만 묻어도 폐기해야 하는 면적이 기하급수적으로 늘어나는 셈이죠. 그래서 반도체 설계자들은 기능을 하나 더 넣고 싶어도 칩 사이즈가 ‘Sweet Spot’을 벗어나는 순간 발생하는 천문학적인 손실을 고려해야 합니다. 제가 본 Net Die 하락도 결국 면적 증가에 따른 배치 효율 저하와 확률적 수율 하락이 겹치면서 일어난 참사라고 볼 수 있죠.
판을 키울 수 없다면 쪼개라, 칩렛(Chiplet)이 가져온 발상의 전환
과거에는 웨이퍼를 18인치(450mm)로 키우려는 시도도 있었습니다. 하지만 장비 무게가 너무 무거워지고 웨이퍼가 자체 하중에 휘어지는 등 물리적 한계에 부딪혀 사실상 폐기되었죠. 결국 판을 키울 수 없게 된 인류가 선택한 방법은 거대한 칩을 작게 쪼개서 다시 붙이는 ‘칩렛(Chiplet)’ 기술입니다. 굳이 모든 기능을 하나의 거대한 칩에 넣어서 수율 리스크를 감수할 필요가 없다는 판단입니다.
CPU 코어처럼 비싸고 미세한 공정이 필요한 부분은 따로 작게 만들고, 비교적 공정이 쉬운 입출력(I/O) 단자는 저렴한 구형 공정으로 만든 뒤 이들을 레고 블록처럼 연결하는 방식이죠. 이렇게 하면 개별 칩의 크기가 작아지니 수율은 비약적으로 올라가고, 버려지는 에지 영역도 최소화할 수 있습니다. AMD가 이 방식으로 인텔을 거세게 몰아붙였고, 이제는 애플과 엔비디아까지 이 흐름에 동참하고 있습니다. 엔지니어링의 관점에서 보면 이건 일종의 ‘분할 정복(Divide and Conquer)’ 전략입니다. 칩 하나를 완벽하게 크게 만드는 것보다, 작은 조각들을 완벽하게 만들어 합치는 것이 훨씬 경제적이라는 사실을 깨달은 것이죠.
💡 Insight Notes:
– 웨이퍼 대형화의 한계: 450mm 공정 전환 실패 이후, 반도체 산업은 물리적 확장보다는 구조적 효율성(Packaging)으로 성장의 축이 이동했습니다.
– 면적과 수율의 상관관계: 칩 사이즈 확대는 선형적인 비용 증가가 아니라, 확률적 수율 저하를 동반한 기하급수적 비용 상승을 야기합니다.
– 비즈니스의 본질: 최첨단 기술력만큼이나 중요한 것은 결국 ‘웨이퍼 한 장에서 몇 개의 돈덩어리를 뽑아내느냐’는 원가 경쟁력에 있습니다.
※ 본 글은 작성일 기준의 데이터와 개인적 분석을 바탕으로 작성되었으며, 특정 자산에 대한 투자 권유나 재무적 조언이 아닙니다.