신규 반도체 설계 시 칩 면적이 단 5% 증가하더라도, 웨이퍼 한 장당 생산 가능한 실제 양품 칩(Net Die) 개수는 12% 이상 급감할 수 있음.
최첨단 반도체 제조 공정에서 다이(Die) 크기의 물리적 확대는 단순한 면적 증가의 문제가 아님.
이는 가장자리 손실(Edge Loss) 공간 확대와 결함(Defect) 노출 확률 증가로 직결되어, 기하급수적인 제조 원가 상승을 초래하는 핵심 요인임.
둥근 웨이퍼와 사각형 칩, 태생적 부조화가 만들어낸 ‘에지 로스(Edge Loss)’
반도체 웨이퍼는 실리콘 잉곳(Ingot)을 절단하여 제조되므로 필연적인 원형 구조를 가짐. 반면 반도체 칩은 다이싱(Dicing) 공정과 패키징 효율을 위해 직사각형 또는 정사각형으로 설계됨.
이러한 태생적 형태 불일치로 인해 원형 웨이퍼 외곽에는 온전한 사각형 칩을 인쇄할 수 없는 버려지는 공간이 발생하며, 이를 에지 로스(Edge Loss)라 정의함.
- 200mm(8인치) 웨이퍼에서 300mm(12인치) 웨이퍼로의 전환은 면적 상 2.25배 증가를 의미함.
- 하지만 실제 웨이퍼 가장자리 곡률이 완만해지면서 에지 로스 비율이 감소하여, 생산 가능한 칩의 개수는 2.5배에서 최대 3배까지 비약적으로 증가함.
- 이러한 ‘규모의 경제’ 효과로 인해 첨단 로직 반도체 시장에서는 막대한 설비 투자 비용에도 불구하고 300mm 웨이퍼 공정이 표준으로 완전히 고착화되었음.
- 구형 공정 기반의 차량용 반도체나 전력 반도체(PMIC) 등 특정 분야를 제외하면 200mm 파운드리는 최선단 칩 제조에서 경제성을 상실함.
모놀리식(Monolithic) 아키텍처와 칩렛(Chiplet) 수율 및 원가 비교
칩 면적이 커질수록 웨이퍼 상에 존재하는 미세 먼지나 파티클(Particle) 등의 결함이 양품 수율(Yield)에 미치는 타격은 치명적임. 동일한 10개의 결함이 웨이퍼에 산재해 있을 때, 칩 크기가 작아 1,000개가 생산된다면 수율은 99% 수준을 방어할 수 있음. 그러나 칩 면적을 키워 생산량이 100개로 줄어들 경우, 단 10개의 결함만으로도 전체 수율은 즉각 90% 이하로 추락하게 됨.
이러한 대면적 단일 칩(Monolithic)의 수율 한계를 극복하기 위해 글로벌 빅테크 기업들은 칩렛(Chiplet) 패키징 기술로 설계를 전환하고 있음.
| 비교 항목 | 모놀리식(Monolithic) 아키텍처 | 칩렛(Chiplet) 기반 아키텍처 |
| 설계 구조 | 단일 거대 다이(Die)에 모든 기능 통합 설계 | 기능별 소형 다이로 분할 후 패키징 결합 |
| 수율 확보 | 칩 면적 증가 시 기하급수적 수율 하락 리스크 발생 | 소형 칩 단위 개별 생산으로 양품 수율 극대화 가능 |
| 제조 원가 | 전 영역 최선단 공정 적용으로 마스크/노광 비용 급증 | 핵심 코어 외 I/O 다이 등은 저렴한 레거시 공정 혼용 가능 |
| 공간 효율 | 대형 사각형 배치로 웨이퍼 외곽 에지 로스 큼 | 소형 칩의 촘촘한 배치로 웨이퍼 면적 활용도 매우 우수 |
| 대표 적용 사례 | 과거 범용 CPU, 모바일 AP 등 전통적 반도체 | AMD EPYC, 인텔 메테오레이크, 엔비디아 블랙웰(Blackwell) |
반도체 수율 함수 분석 및 첨단 패키징(Advanced Packaging) 전환의 필연성
최근 AI 반도체 수요 폭발로 인해 칩에 요구되는 연산 코어와 메모리 인터페이스가 급증하면서 칩의 크기는 지속적으로 거대해지고 있음. 엔비디아(NVIDIA)의 H100이나 차세대 블랙웰 같은 고성능 칩들은 노광 장비가 한 번에 빛을 쪼일 수 있는 최대 면적인 ‘레티클 한계(Reticle Limit, 약 858mm²)’에 도달함.
이는 단 하나의 미세 결함만 발생해도 레티클 한계 크기의 막대한 실리콘 면적 전체를 폐기해야 함을 의미하며, 설계 엔지니어들에게 극심한 원가 압박(Silicon Cost)으로 작용함.
과거 반도체 업계는 칩 크기 증가에 대응하여 웨이퍼 직경을 450mm(18인치)로 키우는 프로젝트를 추진한 바 있음. 그러나 설비의 하중 문제, 공정 중 웨이퍼 휨 현상 등 극복 불가능한 물리적 한계에 부딪혀 해당 계획은 전면 폐기되었고, 결국 물리적 판 자체를 키우는 것이 불가능해진 반도체 산업은 ‘분할 정복(Divide and Conquer)’ 전략을 채택하게 됨.
칩렛(Chiplet) 기술은 초정밀 미세공정이 반드시 필요한 연산 코어 부문만 최선단 노광 공정으로 작게 제조함. 상대적으로 데이터 통신만을 담당하는 I/O(입출력) 컨트롤러 등은 단가가 저렴한 구형 공정에서 제조한 뒤, 이를 어드밴스드 패키징(Advanced Packaging) 기술로 마치 하나의 칩처럼 연결함. 이를 통해 개별 다이의 면적을 대폭 줄여 불량률을 통제하고 에지 로스를 최소화함으로써, 넷 다이(Net Die) 효율성을 극단적으로 끌어올리는 기술적 혁신을 이끌어냈음.
- 450mm 웨이퍼 대형화 프로젝트 실패 이후, 글로벌 반도체 산업의 기술 패권은 미세 공정 경쟁을 넘어 칩렛 기반의 패키징 구조 최적화로 완전히 이동했음.
- 칩 사이즈의 물리적 확대는 선형적인 비용 증가가 아닌 확률적 수율 붕괴를 동반하므로, 최적의 다이 사이즈(Sweet Spot) 유지가 반도체 경제학의 핵심임.
- TSMC의 CoWoS 등 첨단 패키징 기술을 활용하여 ‘웨이퍼 한 장당 산출 가능한 양품 가치’를 극대화하는 원가 경쟁력이 향후 팹리스 및 파운드리 기업의 생존을 결정지을 것임.
※ 본 글은 작성일 기준의 데이터와 개인적 분석을 바탕으로 작성되었으며, 특정 자산에 대한 투자 권유나 재무적 조언이 아닙니다.